CMOS TECHNOLOGY · PACKAGE → DIE → TRANSISTOR
从封装回到
一只 MOS 管
CMOS 封装是什么？一个 MOS 管如何从硅片走到可用器件？
把系统尺度与工艺尺度连成一条完整制造链。
SME305 · 超大规模集成电路工艺原理 · LN12
CMOS 封装与一个 MOS 管的工艺流程
从封装回到
LEARNING ROUTE
两种尺度，一条主线
01 · 看见封装
从芯片外观进入 BGA、基板、互连、散热与 chiplet。
02 · 理解单管
从 MOS 开关目标进入晶圆、隔离、栅、源漏与互连。
03 · 串起流程
用可交互工艺主线建立“每一步改变什么”的直觉。
04 · 做工程判断
性能、功耗、漏电、热预算、可靠性与良率如何权衡。
05 · 连接前沿
GAA、背面供电、CFET、先进封装与 UCIe 3.0。
06 · 随堂检查
用四个问题检验能否从结构反推工艺。
TWO SCALES
封装不是“装个壳”：它定义系统边界
晶圆工艺 · wafer fabrication
在硅片上反复执行薄膜、光刻、刻蚀、掺杂、热处理、平坦化和量测。
结果：在 die 内得到晶体管与多层金属互连。
→
封装 · packaging
把 die 与外部世界连接起来，处理供电、信号、散热、应力、保护和可测试性。
结果：得到可焊接、可散热、可使用的器件或系统级封装。
电
供电路径与 IR drop
信号
互连密度、带宽、延迟
热与力
热阻、翘曲、CTE 失配、可靠性
PACKAGE ANATOMY
拆开一个先进封装：每一层都在承担任务
1
BGA 焊球
与 PCB 建立板级连接。
2
有机基板 substrate
扇出、供电与机械支撑。
3
interposer / RDL
在封装内提供更高密度互连。
4
逻辑 chiplet 与 HBM
按功能组合不同 die。
5
TIM 与散热盖
把热点导向散热系统。
BGA基板中介层chiplets + HBM散热盖PACKAGING EVOLUTION
封装演进的主线：更短、更密、更异构
CLASSIC
Wire Bond
焊线连接 die 与引脚。成熟、成本低，适合大量常规芯片。
AREA ARRAY
Flip Chip
凸点阵列缩短连接路径，提高 I/O 数量与供电能力。
2.5D
Interposer + HBM
逻辑与存储靠近，提升带宽密度，服务 HPC 与 AI。
3D / CHIPLET
SoIC · Hybrid Bonding
继续缩短 die-to-die 路径；封装逐渐成为系统架构的一部分。
课堂判断：先进封装并非 BEOL 的附录，而是系统级性能、功能和成本优化的一部分。
PACKAGE TRADE-OFF LAB
交互：换一种封装，系统约束如何变化？
互连路径
I/O 密度
热管理难度
协同复杂度
WHY CMOS
CMOS：用互补器件构造低静态功耗逻辑
pMOS
输入低时导通，负责把输出拉向 VDD。
+
nMOS
输入高时导通，负责把输出拉向 GND。
Pdyn ≈ α · CL · VDD2 · f
CMOS 的功耗不只来自晶体管：互连、电容、频率、漏电和封装供电共同影响产品。
MOSFET TARGETS
制造一只 MOS 管：其实是在控制六类边界
栅控能力
栅介质、栅材料和几何结构决定电场能否有效控制沟道。
阈值电压 VT
衬底 / 沟道掺杂、功函数、氧化层电容和界面电荷共同决定。
源漏电阻
注入、激活、外延、硅化物和接触电阻影响驱动电流。
短沟道效应
尺寸缩小时，漏端电场更容易扰动沟道势垒。
寄生与互连
器件做出来后，接触和 BEOL 仍会贡献 RC 延迟与功耗。
可靠性与良率
缺陷、颗粒、界面态、应力和热预算都必须进入工艺窗口。
PROCESS → ELECTRICAL
VT 不是“设计参数”：它由工艺共同写入
VT ≈ VFB + 2φF + √(4qεSiNAφF) / Cox
薄栅介质增大 Cox，有利于栅控；但隧穿、界面质量与可靠性限制了简单减薄。
VFB
功函数差与固定电荷
Cox
栅介质电容
NA
衬底 / 沟道掺杂
φF
费米势
MOS PROCESS SPINE · INTERACTIVE
总览：每一步都必须回答“材料发生了什么变化？”
教学简化：主线聚焦一个平面 nMOS；完整 CMOS 还需要 pMOS 分支、阈值调节、halo / extension、侧墙、硅化物、多层金属、钝化、测试与封装。
FEOL · SUBSTRATE AND ISOLATION
前段一：先规定“器件在哪里”，再开始造栅
硅片与清洗
选择晶向、电阻率与背景掺杂；控制污染。
阱区 well
注入与热处理形成体区，为互补器件提供环境。
STI 沟槽刻蚀
刻蚀浅沟槽，定义有源区边界。
填充与 CMP
介质填充并平坦化，为后续光刻准备表面。
关键概念：隔离同时影响密度、漏电、应力和边缘电学行为。
FEOL · GATE STACK
前段二：栅堆叠定义“控制沟道的能力”
经典教学路径
形成薄 SiO2 栅介质 → 沉积多晶硅 → 光刻与刻蚀定义栅长。
现代逻辑路径
high-k / metal gate 改善等效氧化层厚度与漏电权衡；先进节点常采用更复杂的 gate-last / replacement metal gate 集成。
Cox = εox / tox
FEOL · SOURCE / DRAIN ENGINEERING
前段三：源漏不是两个色块，而是一组精细分布
Extension 注入
在栅边缘形成浅的源漏延伸区，降低接入电阻并控制短沟道效应。
侧墙 spacer
介质沉积与各向异性刻蚀形成侧墙，为后续重注入提供偏移。
重源漏注入
形成低电阻源漏区；剂量、能量、角度与掩膜协同控制。
Halo / pocket
局部调整沟道边缘掺杂，用于抑制短沟道效应与 punch-through。
激活退火
修复晶格损伤并让杂质进入电学活性位置，同时限制扩散展宽。
现代扩展
外延源漏、应力工程、选择性沉积和低热预算工艺进一步参与优化。
MOL · BEOL · PACKAGE
器件完成后，还要把电流“可靠地送进去、带出来”
MOL
硅化物与接触
降低源、漏、栅与局部连接的接触电阻。
BEOL
多层金属互连
介质、通孔、金属线和 CMP 循环构成电路连接。
WAFER OUT
钝化与晶圆测试
保护顶层结构，并在切割前筛查 die。
PACKAGE
切割、封装、成测
形成板级接口、热路径和机械保护。
主线闭环：器件、互连与封装共同决定 PPA、热和可靠性。
BUILD A MOSFET · INTERACTIVE
交互：让一只 MOS 管逐步长出来
自对准思想：栅图形不只控制沟道，也参与定义源漏相对于沟道的位置。
PROCESS WINDOW · INTERACTIVE
交互：工程不是“把参数拉满”，而是守住窗口
栅控栅介质、结构、功函数
源漏电阻激活、接触、外延
热预算扩散、缺陷、可靠性
良率窗口、缺陷、量测反馈
DEVICE EVOLUTION · INTERACTIVE
从平面 MOS 到 CFET：栅控增强，整合难度也增加
CHECKPOINT
随堂检查：能否从结构反推工艺？
带走四句话
1. 封装是系统边界，不是外壳。
2. MOS 工艺是对界面、尺寸、掺杂与连接的协同控制。
3. 单管主线必须能落到电学指标。
4. 先进 CMOS 已进入器件、互连、背面与封装协同优化。
REFERENCES AND BOUNDARIES
资料入口：课堂主线稳定，前沿表述有来源
官方资料
TSMC · A16 Technology · nanosheet + Super Power RailTSMC · 3DFabric · SoIC / CoWoS / InFOIntel · 18A · RibbonFET + PowerViaUCIe Consortium · UCIe 3.0 Specification highlightsimec · functional monolithic CFET with stacked contactsimec · backside power delivery overview教学边界
本课件以平面 nMOS 作为工艺主线，完整 CMOS 与量产先进节点会增加更多掩膜、模块与分支。交互中的趋势数值用于课堂比较，不替代 PDK、TCAD、SPICE、封装 SI / PI / 热仿真或量产 recipe。
图片边界
六张配图均由 GPT Image 2 生成，用于空间理解与课堂视觉引导；结构未按比例，不替代工程截面、TEM、版图或设备图纸。